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概要

説明

Low skew, low jitter PLL clock driver. 1 to 10 differential clock distribution (SSTL_18)

特長

  • Feedback pins for input to output synchronization
  • Spread Spectrum tolerant inputs
  • Auto PD when input signal is at a certain logic state

製品比較

アプリケーション

ドキュメント

分類 タイトル 日時
データシート PDF 282 KB
EOL通知 PDF 549 KB
EOL通知 PDF 545 KB
EOL通知 PDF 544 KB
製品変更通知 PDF 252 KB
製品変更通知 PDF 194 KB
製品変更通知 PDF 99 KB
製品変更通知 PDF 1.11 MB
8件

設計・開発

モデル

ECADモデル

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Diagram of ECAD Models