1､ 命令実行性能の向上で機器の複雑化や複合化に対応します。
SH-2Aのリアルタイム性能
SH-2Aは、除算命令、ビット操作命令等新規命令追加や、アドレッシングモードの追加により演算性能の向上を実現します。
2ウェイスーパスカラ
複数の命令を同時に実行することで、同一周波数でもより高い性能が実現できます。たとえばSH-2Aでは、整数演算2本、メモリアクセス１本、分岐１本、乗算器１本、シフト１本、FPU１本の合計7本のパイプライン動作の中から最大2本同時に命令の発行が可能です。
遅延分岐命令
遅延分岐命令の場合、分岐命令直後の命令を実行した後、分岐先へジャンプします。そのため、パイプラインの乱れを低減でき、 分岐時のオーバヘッドが小さくなります。
2、 最短6クロックの割り込み応答でメカ制御の高速化に対応します。
専用レジスタバンクで割り込み応答性能を向上。
SH-2Aは割り込み応答性能を向上させるため、単にCPUの動作クロックを上げるのではなく、新しい機構を内蔵しました。通常CPUはその割り込み処理で使用する汎用レジスタの値を割り込みルーチン先頭でソフトウェアによってスタックメモリに格納した後で実際の割り込み処理のプログラムを実行します。SH-2Aでは退避をソフトウェアではなくハードウェアで行うというアーキテクチャ（レジスタバンク）を採用しています。このレジスタバンクを使用したレジスタ群の退避は、割り込み例外処理と平行して行われるため非常に高速な割り込み応答性を実現しています。
3、 ROMサイズを小さくできる命令体系を採用しています。
上位互換の命令体系
典型的な組み込み用途アプリケーションの命令実行頻度を分析して、16ビット固定長命令体系を実現しました。頻出命令が全て16ビットで実現されているので、コンパクトなROMサイズが実現できます。
SH-2Aではさらにコード効率を向上
SH-2Aでは32ビット長命令の追加により、さらにコード効率が向上しました。
4､ SH-2Aではさらに性能向上やROMサイズを改善できます。
SH-2Aは命令体系としてはSH-2の上位であり、オブジェクトで上位互換性があります。また、SH-2Aでは単位周波数あたりの性能向上を実現するために新規命令を追加しました。新規命令は単位周波数あたり性能向上ともう一つの効果があります。それがコード効率の改善です。従来は複数命令の組合せで実現していた処理も新規命令によって同等の処理を少ない命令数で構成することができます。
5､ 低消費電力を実現するため周波数あたりの性能を改善しました。
スーパスカラを採用
SH‐2Aでは、CPUのアーキテクチャとしてスーパスカラを採用しています。スーパスカラはSH‐4でも採用されているアーキテクチャであり、命令のデコーダ回路や演算器を複数もっているため、１クロックで最大2命令の並列実行が可能です。これにより単位周波数当りのCPU性能が上がるだけではなく従来と同一の性能をより低い動作周波数で達成できるため、マイコンの消費電力を低く抑えることが可能になります。
ハーバードアーキテクチャを採用
命令フェッチ用のバスとデータアクセス用のバスをそれぞれ独立してもたせる方式をハーバードアーキテクチャと呼びます。これもSH‐4で採用されています。従来のSuperHでは命令とデータが同一の内部32ビットデータバス上を流れる構造でしたが命令が、16ビットの固定長命令だったため命令フェッチは2回に1回しか発生せず1回分は必ず空くしかけになっています。この空いたバスサイクルを使ってメモリアクセスが行われるためデータアクセスと命令フェッチが競合することによる実行性能の低下はそれほど大きくありません。ハーバード型のバスは命令フェッチとデータアクセスのバスを完全に分離しているので新規の32ビット長の命令を実行したときも同時にメモリアクセスが可能になり性能の低下を防ぐことができます。