ルネサス エレクトロニクス株式会社 (Renesas Electronics Corporation)
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9FGV1006

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長期製品供給対象: 2040

Programmable PhiClock™ Generator

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9FGV1002C-9FGV1006C Datasheet

概要

9FGV1006は、ルネサスのPhiClock™プログラマブルクロックジェネレータファミリのひとつです。 9FGV1006は、1つの整数、フラクショナルまたはスペクトラム拡散出力周波数の2つのコピーと、水晶振動子の差動入力の1つのコピーを提供します。 2つの選択ピンでハードウェア的に、または2つのI²Cビットでソフトウェア的に要求コンフィギュレーションを選択することができます。 I²Cモードで動作させる場合、ユーザーは4つのOTPコンフィギュレーションから1つをデフォルトとして設定することができます。 4つのユニークなI²Cアドレスが利用可能で、複数のコンポーネントに簡単にI²Cアクセスすることができます。

9FGV1002C_9FGV1006C - Block Diagram
9FGV1006C - Pinout
9FGV1002C_9FGV1006C - Block Diagram
9FGV1006C - Pinout
  • PCIe Gen1-6準拠
  • PCIe Gen6共通クロックジッタ < 50fs RMS
  • 156.25MHz（12kHz-20MHz）での276fs RMS標準位相ジッタ
  • プログラマブル出力2組＋LVCMOS REF出力1組
  • 1コンフィギュレーションにつき１つの整数値出力、フラクショナルまたはスペクトラム出力周波数
  • 出力周波数 1MHz～325MHz（LVDSまたはLP-HCSL）
  • 出力周波数 1MHz〜200MHz（LVCMOS）
  • 1.8V〜3.3Vコア VDD
  • プログラマブル出力ペアごとに1.8V、2.5V、または3.3VのVDDOを個別に設定可能
  • HCSL、LVDS、LVCMOSのI/O規格に対応
  • AC結合のLVPECLおよびCMLロジックをサポート - AN-891参照
  • 50MHz水晶振動子内蔵オプション付き3 × 3mmの16-LGAパッケージ
  • Timing Commander™ソフトウェアに対応

ドキュメント

設計・開発

ソフトウェアダウンロード
分類 タイトル 日時
ソフトウェア／ツール－ソフトウェア
I2C GUI Tool Software
ZIP 9.27 MB
ソフトウェア／ツール－その他
9FGV100x Fractional Timing Commander Personality File v1.4.2
7Z 6.19 MB
2件
9FGV1006 - Evaluation Board (perspective)

EVK9FGV1006

Evaluation
詳しくはこちら

Evaluation Kit for 9FGV1006 Programmable PhiClock™ Generator

This is the evaluation board for the 9FGV1006 programmable PhiClockTM generator. It provides a convenient way of configuring and programming the blank parts for the

主要ドキュメント:
9FGV1006 / 9FGV1008 PhiClock PCIe Evaluation Board User Guide
9FGV1006 - Evaluation Board (perspective)

EVK9FGV1006Q5

Evaluation
詳しくはこちら

Evaluation Kit for 9FGV1006 Programmable PhiClock™ Generator with Internal 50MHz Crystal

This is the evaluation board for the 9FGV1006Q5 programmable PhiClockTM generator with an internal 50MHz crystal. It provides a convenient way of configuring and...

主要ドキュメント:
9FGV1006 / 9FGV1008 PhiClock PCIe Evaluation Board User Guide

ECADモデル

[製品選択]テーブル内の製品名をクリックするとSamacSysが提供する回路図シンボル、PCBフットプリント、3D CADモデルがご確認いただけます。 お探しのシンボルやモデルが見つからない場合、Webサイトから直接リクエストできます。

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ビデオ&トレーニング

PCIe Reference Clock Jitter Budgets

Ron Wade, chief PCIe system architect explains the fundamental difference in reference clock jitter budgets between the first three generations of the specification and those of Gen4 and Gen5 which raise new challenges for designers.

Related Resources

 

Video List
PCIe Reference Clock Jitter Budgets
PCIe Data Rates vs Clock Jitter Specs
What Does PCIe Gen5 Say About SRIS?
IDT PhiClock™ PCIe Gen 4 Clock Generators, 9FGV100x Family
PCI Express (PCIe) Clock Overview by IDT
PCIe Clocking Architectures (Common and Separate)
PCIe Common Clock Architecture and its Impact on Clocking
PCIe Separate Reference without Spread Clock Architecture
PCIe Separate Reference Clock With Independent Spread (SRIS) Architecture Overview
Standard HCSL vs. Low-Power HCSL (LP-HCSL) Output Signaling
PCI Express (PCIe) Clock Generators by IDT
PCI Express (PCIe) Clock Applications Overview
PCI Express Gen 1 to Gen 4/Gen 5 Data Rate Evolution
PCI Express Gen 1 to Gen 4/Gen 5 Clock Specification Evolution
PCI Express Common Clock Jitter Model and Transfer Functions
Comparing PCI Express Gen3-7 Jitter Filters to a 12k-20M Jitter Filter

ニュース＆ブログ

Solving Common Issues with Respect to PCIe Timing Design on the Modern Server System ブログ 2022年4月14日
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Comparing and Contrasting PCIe and Ethernet Clock Jitter Specifications ブログ 2018年5月22日
IDT Extends Leadership in Datacenter and Networking Systems with Launch of Its Latest PCI Express Timing Devices ニュース 2018年4月30日